Industry Challenges
随着半导体行业继续缩小关键结构的尺寸并提高器件性能，导体刻蚀面临的挑战包括对硅片上更小的结构、新型材料和新型晶体管结构的处理。鉴于结构尺寸不断缩小，刻蚀工艺要求同时对各结构和整个硅片实现原子级控制。器件堆栈里的金属栅极和高k介电材料需要采用先进多重薄膜刻蚀工艺。最前沿的芯片设计需要嵌入式沟道、3D栅极晶体管和传统平面晶体管等刻蚀结构。另外，旨在解决亚20 nm节点光刻限制的双重和四重图形化工艺要求刻蚀工艺既要限定硅片上的图案，还要再生该图案。
Key Customer Benefits
- 通过对称腔室设计、行业领先的静电吸盘 技术以及独立的工艺调节 功能，实现卓越的均一性和可重复性
- 利用原位刻蚀能力、连续等离子功能和先进无硅片自动清洗技术，实现多重薄膜叠层的高产率和低缺陷率
- 采用专有Hydra® 技术纠正输入图案差异，提高关键尺寸均一性
- 利用等离子增强原子层刻蚀功能，实现原子级差异控制，产率可完全满足生产需要
Product Offerings Pro
- Versys® Kiyo®
- Versys® Kiyo45™
- Kiyo® C 系列
- Kiyo® E 系列
- Kiyo® F 系列
Key Applications
- 浅沟槽隔离
- 源极/漏极工程
- 高k/金属栅极
- FinFET和三态栅极
- 双重和四重图案化
- 3D NAND